module mux41a(A,B,C,D,S0,S1,Y);
	input wire [9:0]A;
	input wire [9:0]B;
	input wire [9:0]C;
	input wire [9:0]D;
	input wire S0;
	input wire S1;
	output reg [9:0]Y;
	always @*
	begin
		case({S1,S0})
			2'b00 : Y=A;
			2'b01 : Y=B;
			2'b10 : Y=C;
			2'b11 : Y=D;
		endcase
	end
endmodule